【ZYNQ-7000开发之一】PL部分驱动VGA显示静态彩色图像_综合

在本篇文章中，将实现在Xilinx ZYNQ上实现用PL部分驱动VGA显示12bit的彩色图像，涉及到VGA的驱动原理，vivado上的PLL IP和ROM IP的使用以及彩色图像coe文件的生成。最后将提供整个项目代码。

本文所使用的开发板是Miz702(兼容zedboard),软件开发环境：vivado 2015.2

一、VGA的原理

VGA的协议比较简洁，主要是有五个信号线组成，行同步信号 HSYNC，场同步信号VSYNC和3条色彩电压传输信号（R、G、B分别对应）。色彩信
号的电压为 0~0.7V。本次要实现的分辨率是640*480，帧率是60Hz,所需要的时钟是25Mhz.话不多说，直接上图：

VGA 时序图

需要注意的是，VGA的时序图和参数表可以看出，每帧需要525个vsync脉冲,在每个vsync的周期中，即Tvsync,又包含着800个hsync脉冲，而图像RGB的有效时间在hsync的640个显示脉冲之中。

二、逻辑实现

//vga_sync.v  VGA同步控制逻辑

module vga_sync(input   wire            clk,input   wire            rst_n,output	wire		video_en,              //数据有效output  reg             hsync,                 //场同步信号output  reg             vsync,                 //行同步信号output  wire    [9:0]   pixel_x,               //待显示待像素的x坐标output  wire    [9:0]   pixel_y                //待显示待像素的y坐标 );reg     [9:0] pixel_cnt;reg     [9:0] line_cnt;reg             v_video_en;reg             h_video_en;always @(posedge clk or negedge rst_n)if(!rst_n)beginpixel_cnt <= 10'b0;endelsebeginpixel_cnt <= pixel_cnt + 1'b1;if(pixel_cnt == 10'd799)beginpixel_cnt <= 10'b0;endendalways @(posedge clk or negedge rst_n)if(!rst_n)beginh_video_en <= 1'b1;hsync <= 1'b1;endelsebegincase (pixel_cnt) 10'd0:beginh_video_en <= 1'b1;end10'd639:beginh_video_en <= 1'b0;end 10'd655:beginhsync <= 1'b0;end 10'd751:beginhsync <= 1'b1;end             endcaseendalways @(posedge clk or negedge rst_n)if(!rst_n)beginline_cnt <= 10'b0;endelsebeginif(pixel_cnt == 10'd799)beginline_cnt <= line_cnt + 1'b1;end if(line_cnt == 10'd524)beginline_cnt <= 10'b0;end endalways @(posedge clk or negedge rst_n)if(!rst_n)beginv_video_en <= 1'b1;vsync <= 1'b1;endelsebegincase(line_cnt)10'd0:beginv_video_en <= 1'b1;end 10'd479:beginv_video_en <= 1'b0;end 10'd489:beginvsync <= 1'b0;end 10'd491:beginvsync <= 1'b1;end endcaseend               assign pixel_x = pixel_cnt;assign pixel_y = line_cnt;assign video_en = ((h_video_en == 1'b1) &&  (v_video_en == 1'b1)); endmodule

//由于开发板上的PL部分时钟是100Mh的，所以需要用PLL把VGA的基准时钟时钟分频到25Mhz

//test_vga.v文件   利用上面的代码显示彩色图像

module vga_test(input   wire            sys_clk,input   wire            sys_rst_n,output  wire            hsync,output  wire            vsync,output  wire   [11:0]   rgb,output  reg	            led);
//红_绿_蓝
parameter	BLACK   = 12'b0000_0000_0000;  
parameter	BLUE    = 12'b0000_0000_1111;
parameter	GREEN   = 12'b0000_1111_0000;
parameter	DIAN	= 12'b0000_1111_1111;
parameter	RED     = 12'b1111_0000_0000;
parameter	PURPLE  = 12'b1111_0000_1111;
parameter	YELLOW  = 12'b1111_1111_0000;
parameter	WHITE   = 12'b1111_1111_1111;wire    [9:0]   pixel_x;
wire    [9:0]   pixel_y;
wire 	        clk_25mhz;
reg	[11:0]  rgb_reg;//显示静态图像640*480
reg		[23:0] cnt;
always @(posedge clk_25mhz or negedge sys_rst_n)if(!sys_rst_n)begincnt <= 0;led <= 0;end elsebegincnt <= cnt + 1'b1;if(cnt == 24'd12500000)begin cnt <= 24'b0;led <= ~led;end end 
always @ (posedge clk_25mhz or negedge sys_rst_n)if(!sys_rst_n)beginrgb_reg <= 12'b0;end elsebegin				//显示图像//rgb_reg <= q_sig;			rgb_reg[3:0] <= q_sig[7:4];rgb_reg[7:4] <= q_sig[3:0];rgb_reg[11:8] <= q_sig[11:8];	end		
always @ (posedge clk_25mhz or negedge sys_rst_n)if(!sys_rst_n)beginaddress_sig <= 19'b0;end elsebegin				if(pixel_x>=0 && pixel_x<= 639 && pixel_y>=0 && pixel_y<=479)address_sig = (pixel_x + 640*pixel_y);end	//		
assign rgb = (video_en == 1'b1) ? rgb_reg:12'b0;vga_sync vga_syn_inst(.clk            (clk_25mhz),.rst_n          (sys_rst_n),.video_en       (video_en),.hsync          (hsync),.vsync          (vsync),.pixel_x        (pixel_x),.pixel_y        (pixel_y));reg     [18:0]  address_sig;
wire    [11:0]  q_sig;rom_pic rom_pic_inst (.clka(clk_25mhz),    // input wire clka.addra(address_sig),  // input wire [18 : 0] addra.douta(q_sig)  // output wire [11 : 0] douta
);clk_wiz_0 clk_wiz_0_inst (// Clock in ports.clk_in1(sys_clk),// Clock out ports.clk_out1(clk_25mhz));endmodule