sdc——input delay,output delay
input delay和ouput delay 描述的是port端口上的约束，或者说是模块间的约束。
input delay：输入信号在时钟到达后多久到达模块输入port
如下图所示：
sdc利用下面的语言描述：
set_input_delay 1.0 -clock ck [all inputs]
output delay:输出信号在后级模块中需要提前多久准备好。
如下图所示：
sdc利用下面的语言描述：
set_output_delay 2.5 -clock ck [get_ports out1]
input_delay和output_delay一般分为IO delay和内部delay。IOdelay优先级较低，一般设置为时钟周期的70%，时序紧的情况下一般设置为时钟周期的50%。