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最近在做HDLBits，做到双边沿触发器，觉得还挺有意思的，记录一下。
verilog不支持同时触发上边沿和下边沿，因为FPGA中只有单边沿触发器，没有双边沿触发器这种器件。
所以，posedge clk or negedge clk是无法综合的。
always @(posedge clk, negedge clk) beginq <= d;
end
我了解的双边沿触发器实现方式有两种：
第一种（我的实现方式）：
module top_module (input clk,input d,output q
);reg q1,q2;always @(posedge clk)beginq1 <= d;endalways @(negedge clk)beginq2 <= d;endassign q = clk? q1:q2;
endmodule
这种方法简单明了，但因为触发器Tc_to_q延时的存在，输出波形会产生glitch，即p、q的值还没更新，就已经执行了assign q = clk? q1:q2。
第二种（HDLBits答案的实现方式）
module top_module(input clk,input d,output q);reg p, n;// A positive-edge triggered flip-flopalways @(posedge clk)p <= d ^ n;// A negative-edge triggered flip-flopalways @(negedge clk)n <= d ^ p;// At each (positive or negative) clock edge, p and n FFs alternately// load a value that will cancel out the other and cause the new value of d to remain.assign q = p ^ n;endmodule
这种方法不会产生毛刺，但使用了三个异或门，电路较为复杂。其原理为：
// Why does this work?
// After posedge clk, p changes to d^n. Thus q = (p^n) = (d^n^n) = d.
// After negedge clk, n changes to p^n. Thus q = (p^n) = (p^d^p) = d.
References：
1.FPGA中如何实现双边沿采样？这篇博客里关于第一种方法为什么会形成glitch讲得很清楚，也结合了图片讲解，为了尊重原创，就不把图片放这里了，请移步该博客阅读。
2.【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？
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