Verilog 语言中的赋值
- 矢量（vector，即位宽大于1的变量）容易赋值为全
0/z/x，但是赋值全1的时候，需要把全部位都写出来！
SystemVerilog 的赋值
- 不需要指定进制数（二进制、八进制、十进制和十六进制数）就可以填充0/x/z
- 全部填充1
详细解决方案
【SystemVerilog基础】SystemVerilog 与 Verilog 中赋值 1 的区别
热度：29 发布时间：2023-12-13 01:05:27.0
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