【SystemVerilog基础】SystemVerilog Assertion 概述

Assertion 断言作用：

• 检查特定条件或者事件序列的发生；
• 提供功能覆盖；

主要存在两种断言：

• 立即断言
  • 在当前仿真时间检查条件，类似于if…else语句，立即断言带有控制，且必须放在过程块（initial、always）定义中；
• 并发断言
  • 连续运行的模块，在整个仿真过程检查信号，所以需要在并发断言内指定一个采样的时钟。并发断言只在时钟沿才会执行；可以在过程块、module、interface和program块内定义并发断言。