这两天调试串口驱动,串口驱动应该是很简单的啊,但是发现数据接收的时候,总是偶尔会出现错误,经过不断的排查,终于找到了问题的关键所在。
一段串口的verilog代码如下:
module uart_rx(input clk,input uart_rx_i,.....);
parameter state_idle = 2'b01;
parameter state_data = 2'b10;reg uart_rx_i_r
这两天调试串口驱动,串口驱动应该是很简单的啊,但是发现数据接收的时候,总是偶尔会出现错误,经过不断的排查,终于找到了问题的关键所在。
一段串口的verilog代码如下:
module uart_rx(input clk,input uart_rx_i,.....);
parameter state_idle = 2'b01;
parameter state_data = 2'b10;reg uart_rx_i_r