目录
- 1.reduction
- 2.integer
- 3.parameter
- 4.for loop
1.reduction
如果需要使用到同一个reg、wire内部元素的逻辑操作可以使用
& a[3:0] // AND: a[3]&a[2]&a[1]&a[0]
| b[3:0] // OR: b[3]|b[2]|b[1]|b[0]
^ c[2:0] // XOR: c[2]^c[1]^c[0]
2.integer
用来表示有符号数，和reg作区分
3.parameter
同来表示常量，相当于const（C）
4.for loop
在Verilog同样可以使用for,
同时可以在循环里初始化module