Verilog `include语句

一、`include定义

可以使用这个语句进行文件包含，一般在被包含的文件里定义一些常用的task和`define方便后续的使用

二、`include使用方法

1.`include “绝对路径”

这样写是万无一失的，但是会相对比较麻烦

2.`include “相对路径”

这样写是比较建议的，因为在VScode里容易出现这样的情况，
一个文件夹内有多个工程，每个工程都有对应的文件夹，这时候如果使用`include "xx.v"来包含文件，可能会出现报错，需要指定相对路径

3.`include “文件名”

不推荐的写法，这样写需要把文件放在同一个目录下，而且有时候虽然在同一个目录下，编译还是会出现问题

4.`include “XX"后续不需要加上”;"

5.`include 多个文件

无法一次性include多个文件，需要使用多条include语句来实现

6.`include 优先级问题

假定有以下语句
在文件file.v内有

`include "file1.v" `include "file2.v"

这样使用默认了file2.v可以使用file1.v的内容