Verilog语言if-else 的使用，在quartus中仿真出了有关问题

Verilog语言if-else 的使用，在quartus中仿真出了问题
always@(out_FourDn or out_ThreeDn or out_ThreeUp or out_TwoDn or out_TwoUp or out_OneUp)
begin
if(out_FourDn)DownRequest<=(DownRequest | 4'b1000);
else if(out_ThreeDn)DownRequest<=(DownRequest | 4'b0100);
else if(out_ThreeUp)UpRequest<=(UpRequest | 4'b0100);
else if(out_TwoDn)DownRequest<=(DownRequest | 4'b0010);
else if(out_TwoUp)UpRequest<=(UpRequest | 4'b0010);
else if(out_OneUp)UpRequest<=(UpRequest | 4'b0001);
 end
在quartus中仿真UpRequest始终等于0111，DownRequest始终等于1110， 有谁知道是怎么回事吗？告知下，谢谢
QQ：837682861

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else if 用错了，自己看吧